148 replies to this topic

[F1R3BL4D3]

buuuuuuuu

ivy quando escono?

Prima parte del 2012 (si pensa Marzo 2012).

[bjt2]

@[/url]":9ycondda]
Sia Llano che BD hanno clock più bassi del previsto. BD ha un FO4 del 30% inferiore, ossia ogni stadio della pipeline è del 30% più veloce (e quindi servono più stadi perchè sono sicuramente meno complessi). Non siamo ai livelli del pentium 4 (che aveva FO4 di 13), ma sicuramente le latenze sono maggiori perchè BD ha più stadi di pipeline del K10...

se Bulldozer ha un IPC inferiore al K10 non e' un problema di silicio e' un problema di architettura (o non e' efficiente o non efficientemente gli vengono forniti i dati da elaborare)
i dati sulle latenze della cache mi fanno pensare ad un grave problema di floor plan

ribadisco il 32G GF non e' male... se si aspettavano di piu' hanno fatto malissimo i conti... si sa da tempo come va questo 32... lo so anche io e gia' da quasi 2 anni a questa parte.

Era solo JF-AMD che sosteneva che l'IPC fosse maggiore e noi gli abbaimo creduto... Probabilmente ha frainteso perchè è uno del marketing. Le dichiarazioni di un FO4 del 30% inferiore (e quindi minimo 20% di clock in più a parità di tutto) e +40% di frequenza per il passaggio da 32 a 45nm facevano presagire clock stratosferici.

Se vedi Llano è fermo a 2.9GHz contro i 3.7 del deneb che ha lo stesso FO4 e non ha tutte le tecniche di risparmio energetico di Llano che gli avrebbero regalato un altro 10% (almeno 300MHz). Llano non si occa neanche a spararlo... E questo perchè si richiedono Vcore enormi per salire... Ripeto: Llano si ferma a 3.6GHz ad aria mentre BD arriva anche oltre 4.5GHz... Il problema non è l'architettura di BD... Era tutto calcolato... E poi c'era un ex dipendente AMD un anno fa che lo aveva detto e neanche io ci credevo: diceva che l'IPC di BD era fino al 25% inferiore a quello del K10 (come effettimente si è verificato ora) ma si compensava con frequenze superiori e più core... I più core ci sono riusciti, ma più frequenza no... Con un FO4 così basso si sarebbe potuto produrre a 4GHz anche sul 45nm di adesso... Ma sarebbe stata una mattonella di oltre 630mm quadrati... E infatti il power 7 con lo stesso FO4 e lo stesso processo del THuban arriva a 4.25GHz per una architettura a 8 core, 32 thread, SMT a 4 vie con 12 unità per core: in pratica come un BD a 8 moduli ma 32 thread anzichè 16, realizzato a 45nm e con 4.25GHz di clock, con TDP di 200W. A spanne dimezzando il consumo, abbiamo che un BD a 4 moduli si sarebbe potuto fare a 4.3GHz già con questo 45nm... Ma ripeto sarebbe stato una mattonella costosissima...

[bjt2]

@[/url]":1ygoqn4f]
Sia Llano che BD hanno clock più bassi del previsto. BD ha un FO4 del 30% inferiore, ossia ogni stadio della pipeline è del 30% più veloce (e quindi servono più stadi perchè sono sicuramente meno complessi). Non siamo ai livelli del pentium 4 (che aveva FO4 di 13), ma sicuramente le latenze sono maggiori perchè BD ha più stadi di pipeline del K10...

se Bulldozer ha un IPC inferiore al K10 non e' un problema di silicio e' un problema di architettura (o non e' efficiente o non efficientemente gli vengono forniti i dati da elaborare)
i dati sulle latenze della cache mi fanno pensare ad un grave problema di floor plan

ribadisco il 32G GF non e' male... se si aspettavano di piu' hanno fatto malissimo i conti... si sa da tempo come va questo 32... lo so anche io e gia' da quasi 2 anni a questa parte.

Le latenze sulla cache sono state fatte apposta alte, perchè avendo deciso di fare un disegno con FO4 basso, per altri clock, anche le cache si dovevano adeguare...

[blindwrite]

ma che minchia vuol dire fanout 4 basso?

si parla di fanout 4 quando un cella pilota o 4 celle uguali a se stesse o 1 cella che ha input 4 volte piu' grande da pilotare o due celle grosse il doppio (e con grosse si intende il w del transistor d'ingresso)

il delay della stessa cella variera' a seconda del FO (e i delay secondo i vari FO sono studiati con configurazioni a Ring per misurare le differenze di frequenze ad esempio tra FO1 e FO4)

"un disegno con FO4 basso" e' una espressione priva di alcun significato

[PhilSuperjoint]

ma che minchia vuol dire fanout 4 basso?

si parla di fanout 4 quando un cella pilota o 4 celle uguali a se stesse o 1 cella che ha input 4 volte piu' grande da pilotare o due celle grosse il doppio (e con grosse si intende il w del transistor d'ingresso)

il delay della stessa cella variera' a seconda del FO (e i delay secondo i vari FO sono studiati con configurazioni a Ring per misurare le differenze di frequenze ad esempio tra FO1 e FO4)

"un disegno con FO4 basso" e' una espressione priva di alcun significato

[MadJackal]

Minchia che fail

[blindwrite]

@[/url]":2126bf8w] http://www.hwupgrade...tyle_emoticons/default/lnrg.png
ma che minchia vuol dire fanout 4 basso?

si parla di fanout 4 quando un cella pilota o 4 celle uguali a se stesse o 1 cella che ha input 4 volte piu' grande da pilotare o due celle grosse il doppio (e con grosse si intende il w del transistor d'ingresso)

il delay della stessa cella variera' a seconda del FO (e i delay secondo i vari FO sono studiati con configurazioni a Ring per misurare le differenze di frequenze ad esempio tra FO1 e FO4)

"un disegno con FO4 basso" e' una espressione priva di alcun significato

E' il mio lavoro

[fabio336]

[Futura12]

Quella merda con 2 chipponi dovrebbe essere un Pentium D,il paragone ci sta tutto. http://www.hwupgrade...tyle_emoticons/default/CerealSpitting.png

[fabio336]

Quella merda con 2 chipponi dovrebbe essere un Pentium D,il paragone ci sta tutto. http://www.hwupgrade...tyle_emoticons/default/CerealSpitting.png

http://www.legitrevi.../article/426/1/

[bjt2]

ma che minchia vuol dire fanout 4 basso?

si parla di fanout 4 quando un cella pilota o 4 celle uguali a se stesse o 1 cella che ha input 4 volte piu' grande da pilotare o due celle grosse il doppio (e con grosse si intende il w del transistor d'ingresso)

il delay della stessa cella variera' a seconda del FO (e i delay secondo i vari FO sono studiati con configurazioni a Ring per misurare le differenze di frequenze ad esempio tra FO1 e FO4)

"un disegno con FO4 basso" e' una espressione priva di alcun significato

Un FO4 di 17 vuol dire che il ritardo normalizzato dello stadio di pipeline è pari a quello di 17 invertitori in cascata...

[blindwrite]

@[/url]":3lsg345d]
ma che minchia vuol dire fanout 4 basso?

si parla di fanout 4 quando un cella pilota o 4 celle uguali a se stesse o 1 cella che ha input 4 volte piu' grande da pilotare o due celle grosse il doppio (e con grosse si intende il w del transistor d'ingresso)

il delay della stessa cella variera' a seconda del FO (e i delay secondo i vari FO sono studiati con configurazioni a Ring per misurare le differenze di frequenze ad esempio tra FO1 e FO4)

"un disegno con FO4 basso" e' una espressione priva di alcun significato

Un FO4 di 17 vuol dire che il ritardo normalizzato dello stadio di pipeline è pari a quello di 17 invertitori in cascata...

anche ammettendo questo tipo di metrica comunque essa non aiuta a trarre conclusioni di alcun tipo sul delay.

un IVX7 ha un delay completamente diverso da un IVX64
quale VT?
a quale vdd?
polarizzazione substrato?
quale pitch poly?
gate a min L?
inverter isolato o con un dummy affianco?
Quale w?
numero contatti?
che tipo di back end?

se vuoi continuo all'infinito con le variabili che esistono a livello layout che ti portano a frequenze completamente diverse per cui dire che il delay della pipeline è alto o basso con una metrica spicciola non vuol dire assolutamente nulla.

normalizzare ad un IVX7 HVT alimentato a 1.0 senza body bias ti porta ad una frequenza
normalizzare ad un IVX64 ULVT alimentato a 1.4 con body bias è tutta un'altra storia..

[PhilSuperjoint]

@[/url]":ma8lj8ze]
Un FO4 di 17 vuol dire che il ritardo normalizzato dello stadio di pipeline è pari a quello di 17 invertitori in cascata...

anche ammettendo questo tipo di metrica comunque essa non aiuta a trarre conclusioni di alcun tipo sul delay.

un IVX7 ha un delay completamente diverso da un IVX64
quale VT?
a quale vdd?
polarizzazione substrato?
quale pitch poly?
gate a min L?
inverter isolato o con un dummy affianco?
Quale w?
numero contatti?
che tipo di back end?

se vuoi continuo all'infinito con le variabili che esistono a livello layout che ti portano a frequenze completamente diverse per cui dire che il delay della pipeline è alto o basso con una metrica spicciola non vuol dire assolutamente nulla.

normalizzare ad un IVX7 HVT alimentato a 1.0 senza body bias ti porta ad una frequenza
normalizzare ad un IVX64 ULVT alimentato a 1.4 con body bias è tutta un'altra storia..

Non contarci troppo.

Un panegirico di ottima fattura ma tornando alla sostanza se fosse capitato un fatto del genere al sottoscritto avrei scritto non cento ma mille volte la frase incriminata perche' se fosse arrivato il tutto ai miei genitori non mi sarebbe andata grassa come scrivere cento volte sono un deficiente.

Adieu' e cavoli vostri.

[Cyrano]

una panegirico alla mortadella per me grazie!




Cò.s.òsò.àsò

[bjt2]

@[/url]":gjrv2f06]
Un FO4 di 17 vuol dire che il ritardo normalizzato dello stadio di pipeline è pari a quello di 17 invertitori in cascata...

anche ammettendo questo tipo di metrica comunque essa non aiuta a trarre conclusioni di alcun tipo sul delay.

un IVX7 ha un delay completamente diverso da un IVX64
quale VT?
a quale vdd?
polarizzazione substrato?
quale pitch poly?
gate a min L?
inverter isolato o con un dummy affianco?
Quale w?
numero contatti?
che tipo di back end?

se vuoi continuo all'infinito con le variabili che esistono a livello layout che ti portano a frequenze completamente diverse per cui dire che il delay della pipeline è alto o basso con una metrica spicciola non vuol dire assolutamente nulla.

normalizzare ad un IVX7 HVT alimentato a 1.0 senza body bias ti porta ad una frequenza
normalizzare ad un IVX64 ULVT alimentato a 1.4 con body bias è tutta un'altra storia..

Non ho dato architettura dei sistemi integrati perchè non era nel mio piano di studi, dunque non capisco un cazzo di quello che hai scritto (anche se documentandomi dovrei farcela ma mi rompo le palle di farlo, posto che non sia una supercazzola)... Lo scopo è semplificare...

Se ti fossi preso la briga di cercare Bulldozer FO4 su google e scremato i risultati postati da me (stranamente questo thread è al primo posto su google, almeno sul mio PC... ) avresti visto che non sono stato nè il primo, nè l'unico a scrivere questo concetto in questi termini... Bisogna semplificare... Non tutti capiscono quello che hai scritto (me compreso)...

Alcuni esempi:

Post originale di dresdenboy in cui riporta anche il report IBM sul FO4 ottimale (se quel termine non avesse significato univoco, IBM non avrebbe potuto scriverci un report, non credi?)http://citavia.blog....on-rwt-9476659/
Altro post di dredenboy http://citavia.blog....-size-10726253/
Thread su AMDZone dove si discute del post di Dresdenboy (ce ne sono vari) http://www.amdzone.c...37915&start=150

Un thread su LostCircuits http://www.lostcircu...t=3897&start=30



Infine un articolo che spiega cos'è il FO4 su realwordltech del 2002 http://www.realworld...81502231107&p=1

[CUBIC84]

Certo che con gli Ivy Bridge alle porte*...

La vedo male per questi Bulldozer

*oppure no? Non mi ricordo quando escono

[Futura12]

Certo che con gli Ivy Bridge alle porte*...

La vedo male per questi Bulldozer

*oppure no? Non mi ricordo quando escono

Tipo a Marzo.
Fra pochi giorni escono i sk 2011 Sandy-E solo per utenti dotati di portafoglio a doppio strato.

[CUBIC84]

A Marzo?

Ok, ricordavo male allora

[SuperMario=ITA=]

http://www.tomshw.it... ... 980/1.html

Bulldozer deludente, ecco cosa ha sbagliato AMD

Un ex ingegnere di AMD illustra i motivi per cui la nuova architettura Bulldozer ha deluso. A suo dire l'azienda non progetta più i chip a mano ma si affida a una serie di strumentazioni automatiche.

Un vecchio post di un ex ingegnere AMD, pubblicato qualche mese fa ma scoperto solo ora, potrebbe spiegare il motivo per cui i processori Bulldozer hanno deluso. Non bastavano le recensioni poco entusiastiche (come la nostra) ma è arrivato anche l'affondo di chi dice di conoscere i retroscena e ha deciso di vuotare il sacco. O almeno così parrebbe.

Questo signor X risponde al nome di Cliff A. Maier e come spesso accade si è cimentato in un gioco in cui si dilettano molti: scendere dal carro degli sconfitti e puntare il dito alla prima occasione. Nonostante tutto, le sue dichiarazioni (se vere) sono degne di nota. I processori FX non pagherebbero solo un ritardo abbastanza elevato, ma anche "tecniche di progettazione che non hanno permesso ad AMD di ottimizzare le prestazioni".

Maier, che dice di aver lasciato AMD alcuni anni fa, spiega che l'azienda ha deciso di "abbandonare la progettazione a mano (cioè con strumenti tradizionali) di diverse parti critiche per le prestazioni, affidandosi completamente a soluzioni automatiche". Una soluzione buona per velocizzare la progettazione, ma al contempo non adatta ad assicurare massime prestazioni ed efficienza.

"I dirigenti decisero che doveva esserci un interscambio tra il team AMD e quello ex ATI all'interno dell'azienda, il che significava bloccare la progettazione a mano delle CPU e passare a uno stile SoC (System on Chip). Questo ha portato a un calo delle prestazioni, a occupare gran parte dell'area del chip e a ridurre l'efficienza", ha dichiarato l'ingegnere.

"La ragione per cui i DEC Alpha erano sempre più veloci di qualsiasi altra cosa è che ogni transistor era progettato a mano. Intel e AMD hanno sempre fatto così, almeno per le parti critiche del chip. Tutto questo è cambiato prima che me ne andassi", ha dichiarato Maier.

Questo sistema di progettazione avrebbe portato allo sviluppo di un processore il 20 percento più grande e il 20 percento più lento rispetto alla procedura "a mano", con chiare ripercussioni sul comportamento in diversi scenari, dalle prestazioni ai consumi.

Ricordiamo che Zambezi, prodotto a 32 nanometri, è composto da circa 2 miliardi di transistor. Il die da 315 mm² è più piccolo di quello denominato Thuban (346 mm²), ma più grande di Deneb (258 mm²). Sandy Bridge ha dimensioni di 216 mm².
AMD FX Bulldozer Guiness dei Primati a 8429 MHz - PR



La differenza con il concorrente diretto di Intel è evidente, ma poiché si parla di retroscena è difficile dire se questa situazione sia figlia del processo di sviluppo adottato, di incompetenza o di altro. Un design non efficiente, inoltre, potrebbe impattare sui margini di guadagno. Si tratta di un aspetto che al consumatore non interessa, ma non è da sottovalutare per un'azienda come AMD che sta cercando di riprendersi da un periodo di crisi nerissima.

A completare la mazzata ci ha pensato l'analista Daniel Berenbaum di MKM Partners, che ha consigliato di vendere le azioni perché l'azienda è "sul punto di diventare irrilevante di fronte al guadagno di quote di mercato nella fascia bassa da parte di ARM e ai vantaggi sempre maggiori di Intel in termini di prestazioni e produzione". Speriamo non avvenga, ma nell'immediato AMD ha due carte da giocarsi: prezzi competitivi e un aggiornamento della gamma FX al più presto. Fortunatamente è previsto un refresh nel corso del primo trimestre 2012. Basterà?

[Futura12]

Non hanno proprio una lira da destinare allo sviluppo se stanno messi cosi.